blob: 3724f489de4f64f21928f70fdf36461d78db431c (
plain) (
tree)
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|
/*
*******************************************
* Definitions from Motorola/FreeScale *
*******************************************
*/
/*
* File: mcf5282.h
* Purpose: MCF5282 definitions
*
* Notes:
*/
#ifndef _CPU_MCF5282_H
#define _CPU_MCF5282_H
/********************************************************************/
/*
* File: mcf5xxx.h
* Purpose: Definitions common to all ColdFire processors
*
* Notes:
*/
#ifndef _CPU_MCF5XXX_H
#define _CPU_MCF5XXX_H
/***********************************************************************/
/*
* The basic data types
*
* Those are low-level so we mark them so that they may alias anything
*/
typedef unsigned char uint8; /* 8 bits */
typedef unsigned short int uint16 __attribute__((__may_alias__)); /* 16 bits */
typedef unsigned long int uint32 __attribute__((__may_alias__)); /* 32 bits */
typedef signed char int8; /* 8 bits */
typedef signed short int int16 __attribute__((__may_alias__)); /* 16 bits */
typedef signed long int int32 __attribute__((__may_alias__)); /* 32 bits */
typedef volatile uint8 vuint8 __attribute__((__may_alias__)); /* 8 bits */
typedef volatile uint16 vuint16 __attribute__((__may_alias__)); /* 16 bits */
typedef volatile uint32 vuint32 __attribute__((__may_alias__)); /* 32 bits */
/***********************************************************************/
/*
* Common M68K & ColdFire definitions
*/
#define ADDRESS uint32
#define INSTRUCTION uint16
#define ILLEGAL 0x4AFC
#define CPU_WORD_SIZE 16
#define MCF5XXX_SR_T (0x8000)
#define MCF5XXX_SR_S (0x2000)
#define MCF5XXX_SR_M (0x1000)
#define MCF5XXX_SR_IPL (0x0700)
#define MCF5XXX_SR_IPL_0 (0x0000)
#define MCF5XXX_SR_IPL_1 (0x0100)
#define MCF5XXX_SR_IPL_2 (0x0200)
#define MCF5XXX_SR_IPL_3 (0x0300)
#define MCF5XXX_SR_IPL_4 (0x0400)
#define MCF5XXX_SR_IPL_5 (0x0500)
#define MCF5XXX_SR_IPL_6 (0x0600)
#define MCF5XXX_SR_IPL_7 (0x0700)
#define MCF5XXX_SR_X (0x0010)
#define MCF5XXX_SR_N (0x0008)
#define MCF5XXX_SR_Z (0x0004)
#define MCF5XXX_SR_V (0x0002)
#define MCF5XXX_SR_C (0x0001)
/*
* Used to set the initialize the cacr register to the BSP's desired
* starting value.
*/
void mcf5xxx_initialize_cacr(uint32_t);
#define MCF5XXX_CACR_CENB (0x80000000)
#define MCF5XXX_CACR_CPDI (0x10000000)
#define MCF5XXX_CACR_CPD (0x10000000)
#define MCF5XXX_CACR_CFRZ (0x08000000)
#define MCF5XXX_CACR_CINV (0x01000000)
#define MCF5XXX_CACR_DIDI (0x00800000)
#define MCF5XXX_CACR_DISD (0x00400000)
#define MCF5XXX_CACR_INVI (0x00200000)
#define MCF5XXX_CACR_INVD (0x00100000)
#define MCF5XXX_CACR_CEIB (0x00000400)
#define MCF5XXX_CACR_DCM_WR (0x00000000)
#define MCF5XXX_CACR_DCM_CB (0x00000100)
#define MCF5XXX_CACR_DCM_IP (0x00000200)
#define MCF5XXX_CACR_DCM (0x00000200)
#define MCF5XXX_CACR_DCM_II (0x00000300)
#define MCF5XXX_CACR_DBWE (0x00000100)
#define MCF5XXX_CACR_DWP (0x00000020)
#define MCF5XXX_CACR_EUST (0x00000010)
#define MCF5XXX_CACR_CLNF_00 (0x00000000)
#define MCF5XXX_CACR_CLNF_01 (0x00000002)
#define MCF5XXX_CACR_CLNF_10 (0x00000004)
#define MCF5XXX_CACR_CLNF_11 (0x00000006)
#define MCF5XXX_ACR_AB(a) ((a)&0xFF000000)
#define MCF5XXX_ACR_AM(a) (((a)&0xFF000000) >> 8)
#define MCF5XXX_ACR_EN (0x00008000)
#define MCF5XXX_ACR_SM_USER (0x00000000)
#define MCF5XXX_ACR_SM_SUPER (0x00002000)
#define MCF5XXX_ACR_SM_IGNORE (0x00006000)
#define MCF5XXX_ACR_ENIB (0x00000080)
#define MCF5XXX_ACR_CM (0x00000040)
#define MCF5XXX_ACR_DCM_WR (0x00000000)
#define MCF5XXX_ACR_DCM_CB (0x00000020)
#define MCF5XXX_ACR_DCM_IP (0x00000040)
#define MCF5XXX_ACR_DCM_II (0x00000060)
#define MCF5XXX_ACR_CM (0x00000040)
#define MCF5XXX_ACR_BWE (0x00000020)
#define MCF5XXX_ACR_WP (0x00000004)
#define MCF5XXX_RAMBAR_BA(a) ((a)&0xFFFFC000)
#define MCF5XXX_RAMBAR_PRI_00 (0x00000000)
#define MCF5XXX_RAMBAR_PRI_01 (0x00004000)
#define MCF5XXX_RAMBAR_PRI_10 (0x00008000)
#define MCF5XXX_RAMBAR_PRI_11 (0x0000C000)
#define MCF5XXX_RAMBAR_WP (0x00000100)
#define MCF5XXX_RAMBAR_CI (0x00000020)
#define MCF5XXX_RAMBAR_SC (0x00000010)
#define MCF5XXX_RAMBAR_SD (0x00000008)
#define MCF5XXX_RAMBAR_UC (0x00000004)
#define MCF5XXX_RAMBAR_UD (0x00000002)
#define MCF5XXX_RAMBAR_V (0x00000001)
/***********************************************************************/
/*
* The ColdFire family of processors has a simplified exception stack
* frame that looks like the following:
*
* 3322222222221111 111111
* 1098765432109876 5432109876543210
* 8 +----------------+----------------+
* | Program Counter |
* 4 +----------------+----------------+
* |FS/Fmt/Vector/FS| SR |
* SP --> 0 +----------------+----------------+
*
* The stack self-aligns to a 4-byte boundary at an exception, with
* the FS/Fmt/Vector/FS field indicating the size of the adjustment
* (SP += 0,1,2,3 bytes).
*/
#define MCF5XXX_RD_SF_FORMAT(PTR) \
((*((uint16 *)(PTR)) >> 12) & 0x00FF)
#define MCF5XXX_RD_SF_VECTOR(PTR) \
((*((uint16 *)(PTR)) >> 2) & 0x00FF)
#define MCF5XXX_RD_SF_FS(PTR) \
( ((*((uint16 *)(PTR)) & 0x0C00) >> 8) | (*((uint16 *)(PTR)) & 0x0003) )
#define MCF5XXX_SF_SR(PTR) *((uint16 *)(PTR)+1)
#define MCF5XXX_SF_PC(PTR) *((uint32 *)(PTR)+1)
/********************************************************************/
/*
* Functions provided by mcf5xxx.s
*/
int asm_set_ipl (uint32);
void mcf5xxx_wr_cacr (uint32);
void mcf5xxx_wr_acr0 (uint32);
void mcf5xxx_wr_acr1 (uint32);
void mcf5xxx_wr_acr2 (uint32);
void mcf5xxx_wr_acr3 (uint32);
void mcf5xxx_wr_other_a7 (uint32);
void mcf5xxx_wr_other_sp (uint32);
void mcf5xxx_wr_vbr (uint32);
void mcf5xxx_wr_macsr (uint32);
void mcf5xxx_wr_mask (uint32);
void mcf5xxx_wr_acc0 (uint32);
void mcf5xxx_wr_accext01 (uint32);
void mcf5xxx_wr_accext23 (uint32);
void mcf5xxx_wr_acc1 (uint32);
void mcf5xxx_wr_acc2 (uint32);
void mcf5xxx_wr_acc3 (uint32);
void mcf5xxx_wr_sr (uint32);
void mcf5xxx_wr_rambar0 (uint32);
void mcf5xxx_wr_rambar1 (uint32);
void mcf5xxx_wr_mbar (uint32);
void mcf5xxx_wr_mbar0 (uint32);
void mcf5xxx_wr_mbar1 (uint32);
/********************************************************************/
#endif /* _CPU_MCF5XXX_H */
/********************************************************************/
/*
* Memory map definitions from linker command files
*/
extern uint8 __IPSBAR[];
/*********************************************************************
*
* System Control Module (SCM)
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_SCM_IPSBAR (*(vuint32 *)(&__IPSBAR[0x0000]))
#define MCF5282_SCM_RAMBAR (*(vuint32 *)(&__IPSBAR[0x0008]))
#define MCF5282_SCM_CRSR (*(vuint8 *)(&__IPSBAR[0x0010]))
#define MCF5282_SCM_CWCR (*(vuint8 *)(&__IPSBAR[0x0011]))
#define MCF5282_SCM_LPICR (*(vuint8 *)(&__IPSBAR[0x0012]))
#define MCF5282_SCM_CWSR (*(vuint8 *)(&__IPSBAR[0x0013]))
#define MCF5282_SCM_DMAREQC (*(vuint32 *)(&__IPSBAR[0x0014]))
#define MCF5282_SCM_MPARK (*(vuint32 *)(&__IPSBAR[0x001C]))
#define MCF5282_SCM_MPR (*(vuint8 *)(&__IPSBAR[0x0020]))
#define MCF5282_SCM_PACR0 (*(vuint8 *)(&__IPSBAR[0x0024]))
#define MCF5282_SCM_PACR1 (*(vuint8 *)(&__IPSBAR[0x0025]))
#define MCF5282_SCM_PACR2 (*(vuint8 *)(&__IPSBAR[0x0026]))
#define MCF5282_SCM_PACR3 (*(vuint8 *)(&__IPSBAR[0x0027]))
#define MCF5282_SCM_PACR4 (*(vuint8 *)(&__IPSBAR[0x0028]))
#define MCF5282_SCM_PACR5 (*(vuint8 *)(&__IPSBAR[0x002A]))
#define MCF5282_SCM_PACR6 (*(vuint8 *)(&__IPSBAR[0x002B]))
#define MCF5282_SCM_PACR7 (*(vuint8 *)(&__IPSBAR[0x002C]))
#define MCF5282_SCM_PACR8 (*(vuint8 *)(&__IPSBAR[0x002E]))
#define MCF5282_SCM_GPACR0 (*(vuint8 *)(&__IPSBAR[0x0030]))
#define MCF5282_SCM_GPACR1 (*(vuint8 *)(&__IPSBAR[0x0031]))
/* Bit level definitions and macros */
#define MCF5282_SCM_IPSBAR_BA(x) ((x)&0xC0000000)
#define MCF5282_SCM_IPSBAR_V (0x00000001)
#define MCF5282_SCM_RAMBAR_BA(x) ((x)&0xFFFF0000)
#define MCF5282_SCM_RAMBAR_BDE (0x00000200)
#define MCF5282_SCM_CRSR_EXT (0x80)
#define MCF5282_SCM_CRSR_CWDR (0x20)
#define MCF5282_SCM_CWCR_CWE (0x80)
#define MCF5282_SCM_CWCR_CWRI (0x40)
#define MCF5282_SCM_CWCR_CWT(x) (((x)&0x03)<<3)
#define MCF5282_SCM_CWCR_CWTA (0x04)
#define MCF5282_SCM_CWCR_CWTAVAL (0x02)
#define MCF5282_SCM_CWCR_CWTIC (0x01)
#define MCF5282_SCM_LPICR_ENBSTOP (0x80)
#define MCF5282_SCM_LPICR_XSTOP_IPL(x) (((x)&0x07)<<4)
#define MCF5282_SCM_CWSR_SEQ1 (0x55)
#define MCF5282_SCM_CWSR_SEQ2 (0xAA)
#define MCF5282_SCM_DMAREQC_DMAC3(x) (((x)&0x000F)<<12)
#define MCF5282_SCM_DMAREQC_DMAC2(x) (((x)&0x000F)<<8)
#define MCF5282_SCM_DMAREQC_DMAC1(x) (((x)&0x000F)<<4)
#define MCF5282_SCM_DMAREQC_DMAC0(x) (((x)&0x000F))
#define MCF5282_SCM_DMAREQC_DMATIMER0 (0x4)
#define MCF5282_SCM_DMAREQC_DMATIMER1 (0x5)
#define MCF5282_SCM_DMAREQC_DMATIMER2 (0x6)
#define MCF5282_SCM_DMAREQC_DMATIMER3 (0x7)
#define MCF5282_SCM_DMAREQC_UART0 (0x8)
#define MCF5282_SCM_DMAREQC_UART1 (0x9)
#define MCF5282_SCM_DMAREQC_UART2 (0xA)
#define MCF5282_SCM_MPARK_M2_P_EN (0x02000000)
#define MCF5282_SCM_MPARK_BCR24BIT (0x01000000)
#define MCF5282_SCM_MPARK_M3_PRTY(x) (((x)&0x03)<<22)
#define MCF5282_SCM_MPARK_M2_PRTY(x) (((x)&0x03)<<20)
#define MCF5282_SCM_MPARK_M0_PRTY(x) (((x)&0x03)<<18)
#define MCF5282_SCM_MPARK_M1_PRTY(x) (((x)&0x03)<<16)
#define MCF5282_SCM_MPARK_FIXED (0x00040000)
#define MCF5282_SCM_MPARK_TIMEOUT (0x00020000)
#define MCF5282_SCM_MPARK_PRK_LAST (0x00010000)
#define MCF5282_SCM_MPARK_LCKOUT_TIME(x) (((x)&0x000F)<<8)
#define MCF5282_SCM_MPARK_MX_PRTY_FIRST (0x3)
#define MCF5282_SCM_MPARK_MX_PRTY_SECOND (0x2)
#define MCF5282_SCM_MPARK_MX_PRTY_THIRD (0x1)
#define MCF5282_SCM_MPARK_MX_PRTY_FOURTH (0x0)
#define MCF5282_SCM_MPR_MPR(x) (((x)&0x0F))
#define MCF5282_SCM_PACR_LOCK1 (0x80)
#define MCF5282_SCM_PACR_ACCESSCTRL1(x) (((x)&0x07)<<4)
#define MCF5282_SCM_PACR_LOCK0 (0x08)
#define MCF5282_SCM_PACR_ACCESSCTRL0(x) (((x)&0x07))
#define MCF5282_SCM_PACR_RW_NA (0x0)
#define MCF5282_SCM_PACR_R_NA (0x1)
#define MCF5282_SCM_PACR_R_R (0x2)
#define MCF5282_SCM_PACR_RW_RW (0x4)
#define MCF5282_SCM_PACR_RW_R (0x5)
#define MCF5282_SCM_PACR_NA_NA (0x7)
#define MCF5282_SCM_GPACR_LOCK (0x80)
#define MCF5282_SCM_GPACR_ACCESSCTRL(x) (((x)&0x0F))
#define MCF5282_SCM_GPACR_ACCESSCTRL_RW_NA (0x0)
#define MCF5282_SCM_GPACR_ACCESSCTRL_R_NA (0x1)
#define MCF5282_SCM_GPACR_ACCESSCTRL_R_R (0x2)
#define MCF5282_SCM_GPACR_ACCESSCTRL_RW_RW (0x4)
#define MCF5282_SCM_GPACR_ACCESSCTRL_RW_R (0x5)
#define MCF5282_SCM_GPACR_ACCESSCTRL_NA_NA (0x7)
#define MCF5282_SCM_GPACR_ACCESSCTRL_RWE_NA (0x8)
#define MCF5282_SCM_GPACR_ACCESSCTRL_RE_NA (0x9)
#define MCF5282_SCM_GPACR_ACCESSCTRL_RE_RE (0xA)
#define MCF5282_SCM_GPACR_ACCESSCTRL_E_NA (0xB)
#define MCF5282_SCM_GPACR_ACCESSCTRL_RWE_RWE (0xC)
#define MCF5282_SCM_GPACR_ACCESSCTRL_RWE_RE (0xD)
#define MCF5282_SCM_GPACR_ACCESSCTRL_RWE_E (0xF)
/*********************************************************************
*
* SDRAM Controller Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_SDRAMC_DCR (*(vuint16 *)(&__IPSBAR[0x0040]))
#define MCF5282_SDRAMC_DACR0 (*(vuint32 *)(&__IPSBAR[0x0048]))
#define MCF5282_SDRAMC_DMR0 (*(vuint32 *)(&__IPSBAR[0x004C]))
#define MCF5282_SDRAMC_DACR1 (*(vuint32 *)(&__IPSBAR[0x0050]))
#define MCF5282_SDRAMC_DMR1 (*(vuint32 *)(&__IPSBAR[0x0054]))
/* Bit level definitions and macros */
#define MCF5282_SDRAMC_DCR_NAM (0x2000)
#define MCF5282_SDRAMC_DCR_COC (0x1000)
#define MCF5282_SDRAMC_DCR_IS (0x0800)
#define MCF5282_SDRAMC_DCR_RTIM_3 (0x0000)
#define MCF5282_SDRAMC_DCR_RTIM_6 (0x0200)
#define MCF5282_SDRAMC_DCR_RTIM_9 (0x0400)
#define MCF5282_SDRAMC_DCR_RC(x) ((x)&0x01FF)
#define MCF5282_SDRAMC_DACR_BASE(x) ((x)&0xFFFC0000)
#define MCF5282_SDRAMC_DACR_RE (0x00008000)
#define MCF5282_SDRAMC_DACR_CASL(x) (((x)&0x03)<<12)
#define MCF5282_SDRAMC_DACR_CBM(x) (((x)&0x07)<<8)
#define MCF5282_SDRAMC_DACR_PS_32 (0x00000000)
#define MCF5282_SDRAMC_DACR_PS_8 (0x00000010)
#define MCF5282_SDRAMC_DACR_PS_16 (0x00000020)
#define MCF5282_SDRAMC_DACR_IMRS (0x00000040)
#define MCF5282_SDRAMC_DACR_IP (0x00000008)
#define MCF5282_SDRAMC_DMR_BAM_4G (0xFFFC0000)
#define MCF5282_SDRAMC_DMR_BAM_2G (0x7FFC0000)
#define MCF5282_SDRAMC_DMR_BAM_1G (0x3FFC0000)
#define MCF5282_SDRAMC_DMR_BAM_1024M (0x3FFC0000)
#define MCF5282_SDRAMC_DMR_BAM_512M (0x1FFC0000)
#define MCF5282_SDRAMC_DMR_BAM_256M (0x0FFC0000)
#define MCF5282_SDRAMC_DMR_BAM_128M (0x07FC0000)
#define MCF5282_SDRAMC_DMR_BAM_64M (0x03FC0000)
#define MCF5282_SDRAMC_DMR_BAM_32M (0x01FC0000)
#define MCF5282_SDRAMC_DMR_BAM_16M (0x00FC0000)
#define MCF5282_SDRAMC_DMR_BAM_8M (0x007C0000)
#define MCF5282_SDRAMC_DMR_BAM_4M (0x003C0000)
#define MCF5282_SDRAMC_DMR_BAM_2M (0x001C0000)
#define MCF5282_SDRAMC_DMR_BAM_1M (0x000C0000)
#define MCF5282_SDRAMC_DMR_BAM_1024K (0x000C0000)
#define MCF5282_SDRAMC_DMR_BAM_512K (0x00040000)
#define MCF5282_SDRAMC_DMR_BAM_256K (0x00000000)
#define MCF5282_SDRAMC_DMR_WP (0x00000100)
#define MCF5282_SDRAMC_DMR_CI (0x00000040)
#define MCF5282_SDRAMC_DMR_AM (0x00000020)
#define MCF5282_SDRAMC_DMR_SC (0x00000010)
#define MCF5282_SDRAMC_DMR_SD (0x00000008)
#define MCF5282_SDRAMC_DMR_UC (0x00000004)
#define MCF5282_SDRAMC_DMR_UD (0x00000002)
#define MCF5282_SDRAMC_DMR_V (0x00000001)
/*********************************************************************
*
* Chip Select Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_CS0_CSAR (*(vuint16 *)(&__IPSBAR[0x0080]))
#define MCF5282_CS0_CSMR (*(vuint32 *)(&__IPSBAR[0x0084]))
#define MCF5282_CS0_CSCR (*(vuint16 *)(&__IPSBAR[0x008A]))
#define MCF5282_CS1_CSAR (*(vuint16 *)(&__IPSBAR[0x008C]))
#define MCF5282_CS1_CSMR (*(vuint32 *)(&__IPSBAR[0x0090]))
#define MCF5282_CS1_CSCR (*(vuint16 *)(&__IPSBAR[0x0096]))
#define MCF5282_CS2_CSAR (*(vuint16 *)(&__IPSBAR[0x0098]))
#define MCF5282_CS2_CSMR (*(vuint32 *)(&__IPSBAR[0x009C]))
#define MCF5282_CS2_CSCR (*(vuint16 *)(&__IPSBAR[0x00A2]))
#define MCF5282_CS3_CSAR (*(vuint16 *)(&__IPSBAR[0x00A4]))
#define MCF5282_CS3_CSMR (*(vuint32 *)(&__IPSBAR[0x00A8]))
#define MCF5282_CS3_CSCR (*(vuint16 *)(&__IPSBAR[0x00AE]))
#define MCF5282_CS4_CSAR (*(vuint16 *)(&__IPSBAR[0x00B0]))
#define MCF5282_CS4_CSMR (*(vuint32 *)(&__IPSBAR[0x00B4]))
#define MCF5282_CS4_CSCR (*(vuint16 *)(&__IPSBAR[0x00BA]))
#define MCF5282_CS5_CSAR (*(vuint16 *)(&__IPSBAR[0x00BC]))
#define MCF5282_CS5_CSMR (*(vuint32 *)(&__IPSBAR[0x00C0]))
#define MCF5282_CS5_CSCR (*(vuint16 *)(&__IPSBAR[0x00C6]))
#define MCF5282_CS6_CSAR (*(vuint16 *)(&__IPSBAR[0x00C8]))
#define MCF5282_CS6_CSMR (*(vuint32 *)(&__IPSBAR[0x00CC]))
#define MCF5282_CS6_CSCR (*(vuint16 *)(&__IPSBAR[0x00D2]))
#define MCF5282_CS_CSAR(x) (*(vuint16 *)(&__IPSBAR[0x0080+((x)*0x0C)]))
#define MCF5282_CS_CSMR(x) (*(vuint32 *)(&__IPSBAR[0x0084+((x)*0x0C)]))
#define MCF5282_CS_CSCR(x) (*(vuint16 *)(&__IPSBAR[0x008A+((x)*0x0C)]))
/* Bit level definitions and macros */
#define MCF5282_CS_CSAR_BA(a) (uint16)(((a)&0xFFFF0000)>>16)
#define MCF5282_CS_CSMR_BAM_4G (0xFFFF0000)
#define MCF5282_CS_CSMR_BAM_2G (0x7FFF0000)
#define MCF5282_CS_CSMR_BAM_1G (0x3FFF0000)
#define MCF5282_CS_CSMR_BAM_1024M (0x3FFF0000)
#define MCF5282_CS_CSMR_BAM_512M (0x1FFF0000)
#define MCF5282_CS_CSMR_BAM_256M (0x0FFF0000)
#define MCF5282_CS_CSMR_BAM_128M (0x07FF0000)
#define MCF5282_CS_CSMR_BAM_64M (0x03FF0000)
#define MCF5282_CS_CSMR_BAM_32M (0x01FF0000)
#define MCF5282_CS_CSMR_BAM_16M (0x00FF0000)
#define MCF5282_CS_CSMR_BAM_8M (0x007F0000)
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#define MCF5282_CS_CSMR_BAM_1M (0x000F0000)
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/*********************************************************************
*
* Direct Memory Access (DMA) Module
*
*********************************************************************/
/* Read/Write access macros for general use */
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#define MCF5282_DMA0_DAR (*(vuint32 *)(&__IPSBAR[0x0104]))
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#define MCF5282_DMA_DSR(x) (*(vuint8 *)(&__IPSBAR[0x0110+((x)*0x40)]))
/* Bit level definitions and macros */
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#define MCF5282_DMA_DSR_DONE (0x01)
/*********************************************************************
*
* Universal Asychronous Receiver/Transmitter (UART) Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_UART0_UMR (*(vuint8 *)(&__IPSBAR[0x0200]))
#define MCF5282_UART0_USR (*(vuint8 *)(&__IPSBAR[0x0204]))
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#define MCF5282_UART2_UIP (*(vuint8 *)(&__IPSBAR[0x02B4]))
#define MCF5282_UART2_UOP1 (*(vuint8 *)(&__IPSBAR[0x02B8]))
#define MCF5282_UART2_UOP0 (*(vuint8 *)(&__IPSBAR[0x02BC]))
#define MCF5282_UART_UMR(x) (*(vuint8 *)(&__IPSBAR[0x0200+((x)*0x40)]))
#define MCF5282_UART_USR(x) (*(vuint8 *)(&__IPSBAR[0x0204+((x)*0x40)]))
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#define MCF5282_UART_UCR(x) (*(vuint8 *)(&__IPSBAR[0x0208+((x)*0x40)]))
#define MCF5282_UART_URB(x) (*(vuint8 *)(&__IPSBAR[0x020C+((x)*0x40)]))
#define MCF5282_UART_UTB(x) (*(vuint8 *)(&__IPSBAR[0x020C+((x)*0x40)]))
#define MCF5282_UART_UIPCR(x) (*(vuint8 *)(&__IPSBAR[0x0210+((x)*0x40)]))
#define MCF5282_UART_UACR(x) (*(vuint8 *)(&__IPSBAR[0x0210+((x)*0x40)]))
#define MCF5282_UART_UISR(x) (*(vuint8 *)(&__IPSBAR[0x0214+((x)*0x40)]))
#define MCF5282_UART_UIMR(x) (*(vuint8 *)(&__IPSBAR[0x0214+((x)*0x40)]))
#define MCF5282_UART_UBG1(x) (*(vuint8 *)(&__IPSBAR[0x0218+((x)*0x40)]))
#define MCF5282_UART_UBG2(x) (*(vuint8 *)(&__IPSBAR[0x021C+((x)*0x40)]))
#define MCF5282_UART_UIP(x) (*(vuint8 *)(&__IPSBAR[0x0234+((x)*0x40)]))
#define MCF5282_UART_UOP1(x) (*(vuint8 *)(&__IPSBAR[0x0238+((x)*0x40)]))
#define MCF5282_UART_UOP0(x) (*(vuint8 *)(&__IPSBAR[0x023C+((x)*0x40)]))
/* Bit level definitions and macros */
#define MCF5282_UART_UMR1_RXRTS (0x80)
#define MCF5282_UART_UMR1_RXIRQ (0x40)
#define MCF5282_UART_UMR1_ERR (0x20)
#define MCF5282_UART_UMR1_PM_MULTI_ADDR (0x1C)
#define MCF5282_UART_UMR1_PM_MULTI_DATA (0x18)
#define MCF5282_UART_UMR1_PM_NONE (0x10)
#define MCF5282_UART_UMR1_PM_FORCE_HI (0x0C)
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#define MCF5282_UART_UMR1_BC_5 (0x00)
#define MCF5282_UART_UMR1_BC_6 (0x01)
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#define MCF5282_UART_UMR2_CM_NORMAL (0x00)
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#define MCF5282_UART_UMR2_CM_REMOTE_LOOP (0xC0)
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#define MCF5282_UART_UMR2_STOP_BITS_1 (0x07)
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#define MCF5282_UART_UMR2_STOP_BITS_2 (0x0F)
#define MCF5282_UART_UMR2_STOP_BITS(a) ((a)&0x0f)
#define MCF5282_UART_USR_RB (0x80)
#define MCF5282_UART_USR_FE (0x40)
#define MCF5282_UART_USR_PE (0x20)
#define MCF5282_UART_USR_OE (0x10)
#define MCF5282_UART_USR_TXEMP (0x08)
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#define MCF5282_UART_UCSR_RCS_SYS_CLK (0xD0)
#define MCF5282_UART_UCSR_RCS_DTIN16 (0xE0)
#define MCF5282_UART_UCSR_RCS_DTIN (0xF0)
#define MCF5282_UART_UCSR_TCS_SYS_CLK (0x0D)
#define MCF5282_UART_UCSR_TCS_DTIN16 (0x0E)
#define MCF5282_UART_UCSR_TCS_DTIN (0x0F)
#define MCF5282_UART_UCR_NONE (0x00)
#define MCF5282_UART_UCR_STOP_BREAK (0x70)
#define MCF5282_UART_UCR_START_BREAK (0x60)
#define MCF5282_UART_UCR_RESET_BKCHGINT (0x50)
#define MCF5282_UART_UCR_RESET_ERROR (0x40)
#define MCF5282_UART_UCR_RESET_TX (0x30)
#define MCF5282_UART_UCR_RESET_RX (0x20)
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#define MCF5282_UART_UCR_TX_DISABLED (0x08)
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#define MCF5282_UART_UIPCR_COS (0x10)
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#define MCF5282_UART_UACR_IEC (0x01)
#define MCF5282_UART_UISR_COS (0x80)
#define MCF5282_UART_UISR_ABC (0x40)
#define MCF5282_UART_UISR_RXFIFO (0x20)
#define MCF5282_UART_UISR_TXFIFO (0x10)
#define MCF5282_UART_UISR_RXFTO (0x08)
#define MCF5282_UART_UISR_DB (0x04)
#define MCF5282_UART_UISR_RXRDY (0x02)
#define MCF5282_UART_UISR_TXRDY (0x01)
#define MCF5282_UART_UIMR_COS (0x80)
#define MCF5282_UART_UIMR_DB (0x04)
#define MCF5282_UART_UIMR_FFULL (0x02)
#define MCF5282_UART_UIMR_TXRDY (0x01)
#define MCF5282_UART_UIP_CTS (0x01)
#define MCF5282_UART_UOP_RTS (0x01)
/*********************************************************************
*
* Inter-IC (I2C) Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_I2C_I2ADR (*(vuint8 *)(&__IPSBAR[0x0300]))
#define MCF5282_I2C_I2FDR (*(vuint8 *)(&__IPSBAR[0x0304]))
#define MCF5282_I2C_I2CR (*(vuint8 *)(&__IPSBAR[0x0308]))
#define MCF5282_I2C_I2SR (*(vuint8 *)(&__IPSBAR[0x030C]))
#define MCF5282_I2C_I2DR (*(vuint8 *)(&__IPSBAR[0x0310]))
/* Bit level definitions and macros */
#define MCF5282_I2C_I2ADR_ADDR(x) (((x)&0x7F)<<0x01)
#define MCF5282_I2C_I2FDR_IC(x) (((x)&0x3F))
#define MCF5282_I2C_I2CR_IEN (0x80)
#define MCF5282_I2C_I2CR_IIEN (0x40)
#define MCF5282_I2C_I2CR_MSTA (0x20)
#define MCF5282_I2C_I2CR_MTX (0x10)
#define MCF5282_I2C_I2CR_TXAK (0x08)
#define MCF5282_I2C_I2CR_RSTA (0x04)
#define MCF5282_I2C_I2SR_ICF (0x80)
#define MCF5282_I2C_I2SR_IAAS (0x40)
#define MCF5282_I2C_I2SR_IBB (0x20)
#define MCF5282_I2C_I2SR_IAL (0x10)
#define MCF5282_I2C_I2SR_SRW (0x04)
#define MCF5282_I2C_I2SR_IIF (0x02)
#define MCF5282_I2C_I2SR_RXAK (0x01)
/*********************************************************************
*
* Queued Serial Peripheral Interface (QSPI) Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_QSPI_QMR (*(vuint16 *)(&__IPSBAR[0x0340]))
#define MCF5282_QSPI_QDLYR (*(vuint16 *)(&__IPSBAR[0x0344]))
#define MCF5282_QSPI_QWR (*(vuint16 *)(&__IPSBAR[0x0348]))
#define MCF5282_QSPI_QIR (*(vuint16 *)(&__IPSBAR[0x034C]))
#define MCF5282_QSPI_QAR (*(vuint16 *)(&__IPSBAR[0x0350]))
#define MCF5282_QSPI_QDR (*(vuint16 *)(&__IPSBAR[0x0354]))
#define MCF5282_QSPI_QCR (*(vuint16 *)(&__IPSBAR[0x0354]))
/* Bit level definitions and macros */
#define MCF5282_QSPI_QMR_MSTR (0x8000)
#define MCF5282_QSPI_QMR_DOHIE (0x4000)
#define MCF5282_QSPI_QMR_BITS_16 (0x0000)
#define MCF5282_QSPI_QMR_BITS_8 (0x2000)
#define MCF5282_QSPI_QMR_BITS_9 (0x2400)
#define MCF5282_QSPI_QMR_BITS_10 (0x2800)
#define MCF5282_QSPI_QMR_BITS_11 (0x2C00)
#define MCF5282_QSPI_QMR_BITS_12 (0x3000)
#define MCF5282_QSPI_QMR_BITS_13 (0x3400)
#define MCF5282_QSPI_QMR_BITS_14 (0x3800)
#define MCF5282_QSPI_QMR_BITS_15 (0x3C00)
#define MCF5282_QSPI_QMR_CPOL (0x0200)
#define MCF5282_QSPI_QMR_CPHA (0x0100)
#define MCF5282_QSPI_QMR_BAUD(x) (((x)&0x00FF))
#define MCF5282_QSPI_QDLYR_SPE (0x8000)
#define MCF5282_QSPI_QDLYR_QCD(x) (((x)&0x007F)<<8)
#define MCF5282_QSPI_QDLYR_DTL(x) (((x)&0x00FF))
#define MCF5282_QSPI_QWR_HALT (0x8000)
#define MCF5282_QSPI_QWR_WREN (0x4000)
#define MCF5282_QSPI_QWR_WRTO (0x2000)
#define MCF5282_QSPI_QWR_CSIV (0x1000)
#define MCF5282_QSPI_QWR_ENDQP(x) (((x)&0x000F)<<8)
#define MCF5282_QSPI_QWR_CPTQP(x) (((x)&0x000F)<<4)
#define MCF5282_QSPI_QWR_NEWQP(x) (((x)&0x000F))
#define MCF5282_QSPI_QIR_WCEFB (0x8000)
#define MCF5282_QSPI_QIR_ABRTB (0x4000)
#define MCF5282_QSPI_QIR_ABRTL (0x1000)
#define MCF5282_QSPI_QIR_WCEFE (0x0800)
#define MCF5282_QSPI_QIR_ABRTE (0x0400)
#define MCF5282_QSPI_QIR_SPIFE (0x0100)
#define MCF5282_QSPI_QIR_WCEF (0x0008)
#define MCF5282_QSPI_QIR_ABRT (0x0004)
#define MCF5282_QSPI_QIR_SPIF (0x0001)
#define MCF5282_QSPI_QAR_ADDR(x) (((x)&0x003F))
#define MCF5282_QSPI_QDR_COMMAND(x) (((x)&0xFF00))
#define MCF5282_QSPI_QCR_DATA(x) (((x)&0x00FF)<<8)
#define MCF5282_QSPI_QCR_CONT (0x8000)
#define MCF5282_QSPI_QCR_BITSE (0x4000)
#define MCF5282_QSPI_QCR_DT (0x2000)
#define MCF5282_QSPI_QCR_DSCK (0x1000)
#define MCF5282_QSPI_QCR_CS(x) (((x)&0x000F)<<8)
/*********************************************************************
*
* DMA Timer Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_TIMER0_DTMR (*(vuint16 *)(&__IPSBAR[0x0400]))
#define MCF5282_TIMER0_DTXMR (*(vuint8 *)(&__IPSBAR[0x0402]))
#define MCF5282_TIMER0_DTER (*(vuint8 *)(&__IPSBAR[0x0403]))
#define MCF5282_TIMER0_DTRR (*(vuint32 *)(&__IPSBAR[0x0404]))
#define MCF5282_TIMER0_DTCR (*(vuint32 *)(&__IPSBAR[0x0408]))
#define MCF5282_TIMER0_DTCN (*(vuint32 *)(&__IPSBAR[0x040C]))
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#define MCF5282_TIMER2_DTRR (*(vuint32 *)(&__IPSBAR[0x0484]))
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#define MCF5282_TIMER3_DTCR (*(vuint32 *)(&__IPSBAR[0x04C8]))
#define MCF5282_TIMER3_DTCN (*(vuint32 *)(&__IPSBAR[0x04CC]))
#define MCF5282_TIMER_DTMR(x) (*(vuint16 *)(&__IPSBAR[0x0400+((x)*0x40)]))
#define MCF5282_TIMER_DTXMR(x) (*(vuint8 *)(&__IPSBAR[0x0402+((x)*0x40)]))
#define MCF5282_TIMER_DTER(x) (*(vuint8 *)(&__IPSBAR[0x0403+((x)*0x40)]))
#define MCF5282_TIMER_DTRR(x) (*(vuint32 *)(&__IPSBAR[0x0404+((x)*0x40)]))
#define MCF5282_TIMER_DTCR(x) (*(vuint32 *)(&__IPSBAR[0x0408+((x)*0x40)]))
#define MCF5282_TIMER_DTCN(x) (*(vuint32 *)(&__IPSBAR[0x040C+((x)*0x40)]))
/* Bit level definitions and macros */
#define MCF5282_TIMER_DTMR_PS(a) (((a)&0x00FF)<<8)
#define MCF5282_TIMER_DTMR_CE_ANY (0x00C0)
#define MCF5282_TIMER_DTMR_CE_FALL (0x0080)
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#define MCF5282_TIMER_DTER_REF (0x02)
#define MCF5282_TIMER_DTER_CAP (0x01)
/*********************************************************************
*
* Interrupt Controller (INTC) Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_INTC0_IPRH (*(vuint32 *)(&__IPSBAR[0x0C00]))
#define MCF5282_INTC0_IPRL (*(vuint32 *)(&__IPSBAR[0x0C04]))
#define MCF5282_INTC0_IMRH (*(vuint32 *)(&__IPSBAR[0x0C08]))
#define MCF5282_INTC0_IMRL (*(vuint32 *)(&__IPSBAR[0x0C0C]))
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#define MCF5282_INTC1_INTFRCH (*(vuint32 *)(&__IPSBAR[0x0D10]))
#define MCF5282_INTC1_INTFRCL (*(vuint32 *)(&__IPSBAR[0x0D14]))
#define MCF5282_INTC1_IRLR (*(vuint8 *)(&__IPSBAR[0x0D18]))
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#define MCF5282_INTC1_ICR08 (*(vuint8 *)(&__IPSBAR[0x0D48]))
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#define MCF5282_INTC1_ICR10 (*(vuint8 *)(&__IPSBAR[0x0D4A]))
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#define MCF5282_INTC1_ICR12 (*(vuint8 *)(&__IPSBAR[0x0D4C]))
#define MCF5282_INTC1_ICR13 (*(vuint8 *)(&__IPSBAR[0x0D4D]))
#define MCF5282_INTC1_ICR14 (*(vuint8 *)(&__IPSBAR[0x0D4E]))
#define MCF5282_INTC1_ICR15 (*(vuint8 *)(&__IPSBAR[0x0D4F]))
#define MCF5282_INTC1_ICR16 (*(vuint8 *)(&__IPSBAR[0x0D50]))
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#define MCF5282_INTC1_ICR20 (*(vuint8 *)(&__IPSBAR[0x0D54]))
#define MCF5282_INTC1_ICR21 (*(vuint8 *)(&__IPSBAR[0x0D55]))
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#define MCF5282_INTC1_ICR23 (*(vuint8 *)(&__IPSBAR[0x0D57]))
#define MCF5282_INTC1_ICR24 (*(vuint8 *)(&__IPSBAR[0x0D58]))
#define MCF5282_INTC1_ICR25 (*(vuint8 *)(&__IPSBAR[0x0D59]))
#define MCF5282_INTC1_ICR26 (*(vuint8 *)(&__IPSBAR[0x0D5A]))
#define MCF5282_INTC1_SWIACK (*(vuint8 *)(&__IPSBAR[0x0DE0]))
#define MCF5282_INTC1_L1IACK (*(vuint8 *)(&__IPSBAR[0x0DE4]))
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#define MCF5282_INTC1_L7IACK (*(vuint8 *)(&__IPSBAR[0x0DFC]))
/* Bit level definitions and macros */
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#define MCF5282_INTC_IPRH_INT53 (0x00200000)
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#define MCF5282_INTC_IMRH_INT63 (0x80000000)
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#define MCF5282_INTC_IMRH_INT60 (0x10000000)
#define MCF5282_INTC_IMRH_INT59 (0x08000000)
#define MCF5282_INTC_IMRH_INT58 (0x04000000)
#define MCF5282_INTC_IMRH_INT57 (0x02000000)
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#define MCF5282_INTC_ICR_IL(x) (((x)&0x07)<<3)
#define MCF5282_INTC_ICR_IP(x) (((x)&0x07)<<0)
/*********************************************************************
*
* Global Interrupt Acknowledge Cycle (GIAC) Registers
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_GIAC_GSWIACK (*(vuint8 *)(&__IPSBAR[0x0FE0]))
#define MCF5282_GIAC_GL1IACK (*(vuint8 *)(&__IPSBAR[0x0FE4]))
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#define MCF5282_GIAC_GL6IACK (*(vuint8 *)(&__IPSBAR[0x0FF8]))
#define MCF5282_GIAC_GL7IACK (*(vuint8 *)(&__IPSBAR[0x0FFC]))
/* Bit level definitions and macros */
/* To do - add bit level definintions */
/*********************************************************************
*
* Fast Ethernet Controller (FEC) Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_FEC_EIR (*(vuint32 *)(&__IPSBAR[0x1004]))
#define MCF5282_FEC_EIMR (*(vuint32 *)(&__IPSBAR[0x1008]))
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#define MCF5282_FEC_GAUR (*(vuint32 *)(&__IPSBAR[0x1120]))
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#define MCF5282_FEC_IEEE_T_OCTETS_OK (*(vuint32 *)(&__IPSBAR[0x1274]))
#define MCF5282_FEC_RMON_R_PACKETS (*(vuint32 *)(&__IPSBAR[0x1284]))
#define MCF5282_FEC_RMON_R_BC_PKT (*(vuint32 *)(&__IPSBAR[0x1288]))
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#define MCF5282_FEC_RMON_R_CRC_ALIGN (*(vuint32 *)(&__IPSBAR[0x1290]))
#define MCF5282_FEC_RMON_R_UNDERSIZE (*(vuint32 *)(&__IPSBAR[0x1294]))
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#define MCF5282_FEC_RMON_R_FRAG (*(vuint32 *)(&__IPSBAR[0x129C]))
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#define MCF5282_FEC_RMON_R_RESVD_0 (*(vuint32 *)(&__IPSBAR[0x12A4]))
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#define MCF5282_FEC_RMON_R_P65T0127 (*(vuint32 *)(&__IPSBAR[0x12AC]))
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#define MCF5282_FEC_RMON_R_P256TO511 (*(vuint32 *)(&__IPSBAR[0x12B4]))
#define MCF5282_FEC_RMON_R_P512TO1023 (*(vuint32 *)(&__IPSBAR[0x12B8]))
#define MCF5282_FEC_RMON_R_P1024TO2047 (*(vuint32 *)(&__IPSBAR[0x12BC]))
#define MCF5282_FEC_RMON_R_GTE2048 (*(vuint32 *)(&__IPSBAR[0x12C0]))
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#define MCF5282_FEC_IEEE_R_ALIGN (*(vuint32 *)(&__IPSBAR[0x12D4]))
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#define MCF5282_FEC_IEEE_R_FDXFC (*(vuint32 *)(&__IPSBAR[0x12DC]))
#define MCF5282_FEC_IEEE_R_OCTETS_OK (*(vuint32 *)(&__IPSBAR[0x12E0]))
/* Bit level definitions and macros */
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#define MCF5282_FEC_EIMR_HBERR (0x80000000)
#define MCF5282_FEC_EIMR_BABR (0x40000000)
#define MCF5282_FEC_EIMR_BABT (0x20000000)
#define MCF5282_FEC_EIMR_GRA (0x10000000)
#define MCF5282_FEC_EIMR_TXF (0x08000000)
#define MCF5282_FEC_EIMR_TXB (0x04000000)
#define MCF5282_FEC_EIMR_RXF (0x02000000)
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#define MCF5282_FEC_EIMR_MII (0x00800000)
#define MCF5282_FEC_EIMR_EBERR (0x00400000)
#define MCF5282_FEC_EIMR_LC (0x00200000)
#define MCF5282_FEC_EIMR_RL (0x00100000)
#define MCF5282_FEC_EIMR_UN (0x00080000)
#define MCF5282_FEC_RDAR_R_DES_ACTIVE (0x01000000)
#define MCF5282_FEC_TDAR_X_DES_ACTIVE (0x01000000)
#define MCF5282_FEC_ECR_ETHER_EN (0x00000002)
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#define MCF5282_FEC_MMFR_ST (0x40000000)
#define MCF5282_FEC_MMFR_OP_RD (0x20000000)
#define MCF5282_FEC_MMFR_OP_WR (0x10000000)
#define MCF5282_FEC_MMFR_PA(x) (((x)&0x1F)<<23)
#define MCF5282_FEC_MMFR_RA(x) (((x)&0x1F)<<18)
#define MCF5282_FEC_MMFR_TA (0x00020000)
#define MCF5282_FEC_MMFR_DATA(x) (((x)&0xFFFF))
#define MCF5282_FEC_MSCR_DIS_PREAMBLE (0x00000008)
#define MCF5282_FEC_MSCR_MII_SPEED(x) (((x)&0x1F)<<1)
#define MCF5282_FEC_MIBC_MIB_DISABLE (0x80000000)
#define MCF5282_FEC_MIBC_MIB_IDLE (0x40000000)
#define MCF5282_FEC_RCR_MAX_FL(x) (((x)&0x07FF)<<16)
#define MCF5282_FEC_RCR_FCE (0x00000020)
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#define MCF5282_FEC_TCR_RFC_PAUSE (0x00000010)
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#define MCF5282_FEC_TCR_GTS (0x00000001)
#define MCF5282_FEC_PALR_BYTE0(x) (((x)&0xFF)<<24)
#define MCF5282_FEC_PALR_BYTE1(x) (((x)&0xFF)<<16)
#define MCF5282_FEC_PALR_BYTE2(x) (((x)&0xFF)<<8)
#define MCF5282_FEC_PALR_BYTE3(x) (((x)&0xFF))
#define MCF5282_FEC_PAUR_BYTE4(x) (((x)&0xFF)<<24)
#define MCF5282_FEC_PAUR_BYTE5(x) (((x)&0xFF)<<16)
#define MCF5282_FEC_OPD_PAUSE_DUR(x) (((x)&0xFFFF))
#define MCF5282_FEC_TFWR_X_WMRK_64 (0x00000001)
#define MCF5282_FEC_TFWR_X_WMRK_128 (0x00000002)
#define MCF5282_FEC_TFWR_X_WMRK_192 (0x00000003)
#define MCF5282_FEC_EMRBR_R_BUF_SIZE(x) (((x)&0x7F)<<4)
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#define MCF5282_FEC_RxBD_W 0x2000
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#define MCF5282_FEC_RxBD_L 0x0800
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/*********************************************************************
*
* General Purpose I/O (GPIO) Module
*
*********************************************************************/
/* Read/Write access macros for general use */
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#define MCF5282_GPIO_PORTB (*(vuint8 *)(&__IPSBAR[0x100001]))
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#define MCF5282_GPIO_CLRTD (*(vuint8 *)(&__IPSBAR[0x10004C]))
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#define MCF5282_GPIO_PTDPAR (*(vuint8 *)(&__IPSBAR[0x10005B]))
#define MCF5282_GPIO_PUAPAR (*(vuint8 *)(&__IPSBAR[0x10005C]))
/* Bit level definitions and macros */
#define MCF5282_GPIO_PORTx7 (0x80)
#define MCF5282_GPIO_PORTx6 (0x40)
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#define MCF5282_GPIO_PORTx2 (0x04)
#define MCF5282_GPIO_PORTx1 (0x02)
#define MCF5282_GPIO_PORTx0 (0x01)
#define MCF5282_GPIO_PORTx(x) (0x01<<(x))
#define MCF5282_GPIO_DDRx7 (0x80)
#define MCF5282_GPIO_DDRx6 (0x40)
#define MCF5282_GPIO_DDRx5 (0x20)
#define MCF5282_GPIO_DDRx4 (0x10)
#define MCF5282_GPIO_DDRx3 (0x08)
#define MCF5282_GPIO_DDRx2 (0x04)
#define MCF5282_GPIO_DDRx1 (0x02)
#define MCF5282_GPIO_DDRx0 (0x01)
#define MCF5282_GPIO_DDRx(x) (0x01<<(x))
#define MCF5282_GPIO_PORTxP7 (0x80)
#define MCF5282_GPIO_PORTxP6 (0x40)
#define MCF5282_GPIO_PORTxP5 (0x20)
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#define MCF5282_GPIO_PORTxP0 (0x01)
#define MCF5282_GPIO_PORTxP(x) (0x01<<(x))
#define MCF5282_GPIO_SETx7 (0x80)
#define MCF5282_GPIO_SETx6 (0x40)
#define MCF5282_GPIO_SETx5 (0x20)
#define MCF5282_GPIO_SETx4 (0x10)
#define MCF5282_GPIO_SETx3 (0x08)
#define MCF5282_GPIO_SETx2 (0x04)
#define MCF5282_GPIO_SETx1 (0x02)
#define MCF5282_GPIO_SETx0 (0x01)
#define MCF5282_GPIO_SETx(x) (0x01<<(x))
#define MCF5282_GPIO_CLRx7 (0x80)
#define MCF5282_GPIO_CLRx6 (0x40)
#define MCF5282_GPIO_CLRx5 (0x20)
#define MCF5282_GPIO_CLRx4 (0x10)
#define MCF5282_GPIO_CLRx3 (0x08)
#define MCF5282_GPIO_CLRx2 (0x04)
#define MCF5282_GPIO_CLRx1 (0x02)
#define MCF5282_GPIO_CLRx0 (0x01)
#define MCF5282_GPIO_CLRx(x) (0x01<<(x))
#define MCF5282_GPIO_PBCDPAR_PBPA (0x80)
#define MCF5282_GPIO_PBCDPAR_PCDPA (0x40)
#define MCF5282_GPIO_PEPAR_PEPA7 (0x4000)
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#define MCF5282_GPIO_PEPAR_PEPA1(x) (((x)&0x3)<<2)
#define MCF5282_GPIO_PEPAR_PEPA0(x) (((x)&0x3))
#define MCF5282_GPIO_PFPAR_PFPA7 (0x80)
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#define MCF5282_GPIO_PFPAR_PFPA5 (0x20)
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#define MCF5282_GPIO_PJPAR_PJPA1 (0x02)
#define MCF5282_GPIO_PJPAR_PJPA0 (0x01)
#define MCF5282_GPIO_PJPAR_PJPA(x) (0x01<<(x))
#define MCF5282_GPIO_PSDPAR_PSDPA (0x80)
#define MCF5282_GPIO_PASPAR_PASPA5(x) (((x)&0x3)<<10)
#define MCF5282_GPIO_PASPAR_PASPA4(x) (((x)&0x3)<<8)
#define MCF5282_GPIO_PASPAR_PASPA3(x) (((x)&0x3)<<6)
#define MCF5282_GPIO_PASPAR_PASPA2(x) (((x)&0x3)<<4)
#define MCF5282_GPIO_PASPAR_PASPA1(x) (((x)&0x3)<<2)
#define MCF5282_GPIO_PASPAR_PASPA0(x) (((x)&0x3))
#define MCF5282_GPIO_PEHLPAR_PEHPA (0x80)
#define MCF5282_GPIO_PEHLPAR_PELPA (0x40)
#define MCF5282_GPIO_PQSPAR_PQSPA6 (0x40)
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#define MCF5282_GPIO_PQSPAR_PQSPA4 (0x10)
#define MCF5282_GPIO_PQSPAR_PQSPA3 (0x08)
#define MCF5282_GPIO_PQSPAR_PQSPA2 (0x04)
#define MCF5282_GPIO_PQSPAR_PQSPA1 (0x02)
#define MCF5282_GPIO_PQSPAR_PQSPA0 (0x01)
#define MCF5282_GPIO_PQSPAR_PQSPA(x) (0x01<<(x))
#define MCF5282_GPIO_PTCPAR_PTCPA3(x) (((x)&0x3)<<6)
#define MCF5282_GPIO_PTCPAR_PTCPA2(x) (((x)&0x3)<<4)
#define MCF5282_GPIO_PTCPAR_PTCPA1(x) (((x)&0x3)<<2)
#define MCF5282_GPIO_PTCPAR_PTCPA0(x) (((x)&0x3))
#define MCF5282_GPIO_PTDPAR_PTDPA3(x) (((x)&0x3)<<6)
#define MCF5282_GPIO_PTDPAR_PTDPA2(x) (((x)&0x3)<<4)
#define MCF5282_GPIO_PTDPAR_PTDPA1(x) (((x)&0x3)<<2)
#define MCF5282_GPIO_PTDPAR_PTDPA0(x) (((x)&0x3))
#define MCF5282_GPIO_PUAPAR_PUAPA3 (0x08)
#define MCF5282_GPIO_PUAPAR_PUAPA2 (0x04)
#define MCF5282_GPIO_PUAPAR_PUAPA1 (0x02)
#define MCF5282_GPIO_PUAPAR_PUAPA0 (0x01)
/*********************************************************************
*
* Reset Controller Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_RESET_RCR (*(vuint8 *)(&__IPSBAR[0x110000]))
#define MCF5282_RESET_RSR (*(vuint8 *)(&__IPSBAR[0x110001]))
/* Bit level definitions and macros */
#define MCF5282_RESET_RCR_SOFTRST (0x80)
#define MCF5282_RESET_RCR_FRCRSTOUT (0x40)
#define MCF5282_RESET_RCR_LVDF (0x10)
#define MCF5282_RESET_RCR_LVDIE (0x08)
#define MCF5282_RESET_RCR_LVDRE (0x04)
#define MCF5282_RESET_RCR_LVDE (0x01)
#define MCF5282_RESET_RSR_LVD (0x40)
#define MCF5282_RESET_RSR_SOFT (0x20)
#define MCF5282_RESET_RSR_WDR (0x10)
#define MCF5282_RESET_RSR_POR (0x08)
#define MCF5282_RESET_RSR_EXT (0x04)
#define MCF5282_RESET_RSR_LOC (0x02)
#define MCF5282_RESET_RSR_LOL (0x01)
/*********************************************************************
*
* Chip Configuration Module (CCM)
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_CCM_CCR (*(vuint16 *)(&__IPSBAR[0x110004]))
#define MCF5282_CCM_RCON (*(vuint16 *)(&__IPSBAR[0x110008]))
#define MCF5282_CCM_CIR (*(vuint16 *)(&__IPSBAR[0x11000A]))
/* Bit level definitions and macros */
#define MCF5282_CCM_CCR_LOAD (0x8000)
#define MCF5282_CCM_CCR_MODE(x) (((x)&0x0007)<<8)
#define MCF5282_CCM_CCR_SZEN (0x0040)
#define MCF5282_CCM_CCR_PSTEN (0x0020)
#define MCF5282_CCM_CCR_BME (0x0008)
#define MCF5282_CCM_CCR_BMT(x) (((x)&0x0007))
/*********************************************************************
*
* Power Management Module (PMM)
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_PMM_LPICR (*(vuint8 *)(&__IPSBAR[0x000012]))
#define MCF5282_PMM_LPCR (*(vuint8 *)(&__IPSBAR[0x110007]))
/* Bit level definitions and macros */
#define MCF5282_PMM_LPICR_ENBSTOP (0x80)
#define MCF5282_PMM_LPICR_XLMP_IPL(x) (((x)&0x07)<<4)
#define MCF5282_PMM_LPCR_LPMD_STOP (0xC0)
#define MCF5282_PMM_LPCR_LPMD_WAIT (0x80)
#define MCF5282_PMM_LPCR_LPMD_DOZE (0x40)
#define MCF5282_PMM_LPCR_LPMD_RUN (0x00)
#define MCF5282_PMM_LPCR_STPMD(x) (((x)&0x03)<<3)
#define MCF5282_PMM_LPCR_LVDSE (0x02)
/*********************************************************************
*
* Clock Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_CLOCK_SYNCR (*(vuint16 *)(&__IPSBAR[0x120000]))
#define MCF5282_CLOCK_SYNSR (*(vuint8 *)(&__IPSBAR[0x120002]))
/* Bit level definitions and macros */
#define MCF5282_CLOCK_SYNCR_LOLRE (0x8000)
#define MCF5282_CLOCK_SYNCR_MFD(x) (((x)&0x0007)<<12)
#define MCF5282_CLOCK_SYNCR_LOCRE (0x0800)
#define MCF5282_CLOCK_SYNCR_RFD(x) (((x)&0x0007)<<8)
#define MCF5282_CLOCK_SYNCR_LOCEN (0x0080)
#define MCF5282_CLOCK_SYNCR_DISCLK (0x0040)
#define MCF5282_CLOCK_SYNCR_FWKUP (0x0020)
#define MCF5282_CLOCK_SYNCR_STPMD(x) (((x)&0x0003)<<2)
#define MCF5282_CLOCK_SYNSR_PLLMODE (0x80)
#define MCF5282_CLOCK_SYNSR_PLLSEL (0x40)
#define MCF5282_CLOCK_SYNSR_PLLREF (0x20)
#define MCF5282_CLOCK_SYNSR_LOCKS (0x10)
#define MCF5282_CLOCK_SYNSR_LOCK (0x08)
#define MCF5282_CLOCK_SYNSR_LOCS (0x04)
/*********************************************************************
*
* Edge Port (EPORT) Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_EPORT_EPPAR (*(vuint16 *)(&__IPSBAR[0x130000]))
#define MCF5282_EPORT_EPDDR (*(vuint8 *)(&__IPSBAR[0x130002]))
#define MCF5282_EPORT_EPIER (*(vuint8 *)(&__IPSBAR[0x130003]))
#define MCF5282_EPORT_EPDR (*(vuint8 *)(&__IPSBAR[0x130004]))
#define MCF5282_EPORT_EPPDR (*(vuint8 *)(&__IPSBAR[0x130005]))
#define MCF5282_EPORT_EPFR (*(vuint8 *)(&__IPSBAR[0x130006]))
/* Bit level definitions and macros */
#define MCF5282_EPORT_EPPAR_EPPA7_LEVEL (0x0000)
#define MCF5282_EPORT_EPPAR_EPPA7_RISING (0x4000)
#define MCF5282_EPORT_EPPAR_EPPA7_FALLING (0x8000)
#define MCF5282_EPORT_EPPAR_EPPA7_BOTHEDGE (0xC000)
#define MCF5282_EPORT_EPPAR_EPPA6_LEVEL (0x0000)
#define MCF5282_EPORT_EPPAR_EPPA6_RISING (0x1000)
#define MCF5282_EPORT_EPPAR_EPPA6_FALLING (0x2000)
#define MCF5282_EPORT_EPPAR_EPPA6_BOTHEDGE (0x3000)
#define MCF5282_EPORT_EPPAR_EPPA5_LEVEL (0x0000)
#define MCF5282_EPORT_EPPAR_EPPA5_RISING (0x0400)
#define MCF5282_EPORT_EPPAR_EPPA5_FALLING (0x0800)
#define MCF5282_EPORT_EPPAR_EPPA5_BOTHEDGE (0x0C00)
#define MCF5282_EPORT_EPPAR_EPPA4_LEVEL (0x0000)
#define MCF5282_EPORT_EPPAR_EPPA4_RISING (0x0100)
#define MCF5282_EPORT_EPPAR_EPPA4_FALLING (0x0200)
#define MCF5282_EPORT_EPPAR_EPPA4_BOTHEDGE (0x0300)
#define MCF5282_EPORT_EPPAR_EPPA3_LEVEL (0x0000)
#define MCF5282_EPORT_EPPAR_EPPA3_RISING (0x0040)
#define MCF5282_EPORT_EPPAR_EPPA3_FALLING (0x0080)
#define MCF5282_EPORT_EPPAR_EPPA3_BOTHEDGE (0x00C0)
#define MCF5282_EPORT_EPPAR_EPPA2_LEVEL (0x0000)
#define MCF5282_EPORT_EPPAR_EPPA2_RISING (0x0010)
#define MCF5282_EPORT_EPPAR_EPPA2_FALLING (0x0020)
#define MCF5282_EPORT_EPPAR_EPPA2_BOTHEDGE (0x0030)
#define MCF5282_EPORT_EPPAR_EPPA1_LEVEL (0x0000)
#define MCF5282_EPORT_EPPAR_EPPA1_RISING (0x0004)
#define MCF5282_EPORT_EPPAR_EPPA1_FALLING (0x0008)
#define MCF5282_EPORT_EPPAR_EPPA1_BOTHEDGE (0x000C)
#define MCF5282_EPORT_EPDDR_EPDD7 (0x80)
#define MCF5282_EPORT_EPDDR_EPDD6 (0x40)
#define MCF5282_EPORT_EPDDR_EPDD5 (0x20)
#define MCF5282_EPORT_EPDDR_EPDD4 (0x10)
#define MCF5282_EPORT_EPDDR_EPDD3 (0x08)
#define MCF5282_EPORT_EPDDR_EPDD2 (0x04)
#define MCF5282_EPORT_EPDDR_EPDD1 (0x02)
#define MCF5282_EPORT_EPDDR_EPDD(x) (0x01<<(x))
#define MCF5282_EPORT_EPIER_EPIE7 (0x80)
#define MCF5282_EPORT_EPIER_EPIE6 (0x40)
#define MCF5282_EPORT_EPIER_EPIE5 (0x20)
#define MCF5282_EPORT_EPIER_EPIE4 (0x10)
#define MCF5282_EPORT_EPIER_EPIE3 (0x08)
#define MCF5282_EPORT_EPIER_EPIE2 (0x04)
#define MCF5282_EPORT_EPIER_EPIE1 (0x02)
#define MCF5282_EPORT_EPIER_EPIE(x) (0x01<<(x))
#define MCF5282_EPORT_EPDR_EPD7 (0x80)
#define MCF5282_EPORT_EPDR_EPD6 (0x40)
#define MCF5282_EPORT_EPDR_EPD5 (0x20)
#define MCF5282_EPORT_EPDR_EPD4 (0x10)
#define MCF5282_EPORT_EPDR_EPD3 (0x08)
#define MCF5282_EPORT_EPDR_EPD2 (0x04)
#define MCF5282_EPORT_EPDR_EPD1 (0x02)
#define MCF5282_EPORT_EPDR_EPD(x) (0x01<<(x))
#define MCF5282_EPORT_EPPDR_EPPD7 (0x80)
#define MCF5282_EPORT_EPPDR_EPPD6 (0x40)
#define MCF5282_EPORT_EPPDR_EPPD5 (0x20)
#define MCF5282_EPORT_EPPDR_EPPD4 (0x10)
#define MCF5282_EPORT_EPPDR_EPPD3 (0x08)
#define MCF5282_EPORT_EPPDR_EPPD2 (0x04)
#define MCF5282_EPORT_EPPDR_EPPD1 (0x02)
#define MCF5282_EPORT_EPPDR_EPPD(x) (0x01<<(x))
#define MCF5282_EPORT_EPFR_EPF7 (0x80)
#define MCF5282_EPORT_EPFR_EPF6 (0x40)
#define MCF5282_EPORT_EPFR_EPF5 (0x20)
#define MCF5282_EPORT_EPFR_EPF4 (0x10)
#define MCF5282_EPORT_EPFR_EPF3 (0x08)
#define MCF5282_EPORT_EPFR_EPF2 (0x04)
#define MCF5282_EPORT_EPFR_EPF1 (0x02)
#define MCF5282_EPORT_EPFR_EPF(x) (0x01<<(x))
/*********************************************************************
*
* Watchdog Timer Module (WTM)
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_WTM_WCR (*(vuint16 *)(&__IPSBAR[0x140000]))
#define MCF5282_WTM_WMR (*(vuint16 *)(&__IPSBAR[0x140002]))
#define MCF5282_WTM_WCNTR (*(vuint16 *)(&__IPSBAR[0x140004]))
#define MCF5282_WTM_WSR (*(vuint16 *)(&__IPSBAR[0x140006]))
/* Bit level definitions and macros */
#define MCF5282_WTM_WCR_WAIT (0x0008)
#define MCF5282_WTM_WCR_DOZE (0x0004)
#define MCF5282_WTM_WCR_HALTED (0x0002)
#define MCF5282_WTM_WCR_EN (0x0001)
#define MCF5282_WTM_WSR_SEQ1 (0x5555)
#define MCF5282_WTM_WSR_SEQ2 (0xAAAA)
/*********************************************************************
*
* Programmable Interrupt Timer (PIT) Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_PIT0_PCSR (*(vuint16 *)(&__IPSBAR[0x150000]))
#define MCF5282_PIT0_PMR (*(vuint16 *)(&__IPSBAR[0x150002]))
#define MCF5282_PIT0_PCNTR (*(vuint16 *)(&__IPSBAR[0x150004]))
#define MCF5282_PIT1_PCSR (*(vuint16 *)(&__IPSBAR[0x160000]))
#define MCF5282_PIT1_PMR (*(vuint16 *)(&__IPSBAR[0x160002]))
#define MCF5282_PIT1_PCNTR (*(vuint16 *)(&__IPSBAR[0x160004]))
#define MCF5282_PIT2_PCSR (*(vuint16 *)(&__IPSBAR[0x170000]))
#define MCF5282_PIT2_PMR (*(vuint16 *)(&__IPSBAR[0x170002]))
#define MCF5282_PIT2_PCNTR (*(vuint16 *)(&__IPSBAR[0x170004]))
#define MCF5282_PIT3_PCSR (*(vuint16 *)(&__IPSBAR[0x180000]))
#define MCF5282_PIT3_PMR (*(vuint16 *)(&__IPSBAR[0x180002]))
#define MCF5282_PIT3_PCNTR (*(vuint16 *)(&__IPSBAR[0x180004]))
#define MCF5282_PIT_PCSR(x) (*(vuint16 *)(&__IPSBAR[0x150000+(0x1000*(x))]))
#define MCF5282_PIT_PMR(x) (*(vuint16 *)(&__IPSBAR[0x150002+(0x1000*(x))]))
#define MCF5282_PIT_PCNTR(x) (*(vuint16 *)(&__IPSBAR[0x150004+(0x1000*(x))]))
/* Bit level definitions and macros */
#define MCF5282_PIT_PCSR_PRE(x) (((x)&0x000F)<<8)
#define MCF5282_PIT_PCSR_DOZE (0x0040)
#define MCF5282_PIT_PCSR_HALTED (0x0020)
#define MCF5282_PIT_PCSR_OVW (0x0010)
#define MCF5282_PIT_PCSR_PIE (0x0008)
#define MCF5282_PIT_PCSR_PIF (0x0004)
#define MCF5282_PIT_PCSR_RLD (0x0002)
#define MCF5282_PIT_PCSR_EN (0x0001)
/*********************************************************************
*
* Queued Analog to Digital Converter (QADC) Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_QADC_QADCMCR (*(vuint16 *)(&__IPSBAR[0x190000]))
#define MCF5282_QADC_PORTQA (*(vuint8 *)(&__IPSBAR[0x190006]))
#define MCF5282_QADC_PORTQB (*(vuint8 *)(&__IPSBAR[0x190007]))
#define MCF5282_QADC_DDRQA (*(vuint8 *)(&__IPSBAR[0x190008]))
#define MCF5282_QADC_DDRQB (*(vuint8 *)(&__IPSBAR[0x190009]))
#define MCF5282_QADC_QACR0 (*(vuint16 *)(&__IPSBAR[0x19000A]))
#define MCF5282_QADC_QACR1 (*(vuint16 *)(&__IPSBAR[0x19000C]))
#define MCF5282_QADC_QACR2 (*(vuint16 *)(&__IPSBAR[0x19000E]))
#define MCF5282_QADC_QASR0 (*(vuint16 *)(&__IPSBAR[0x190010]))
#define MCF5282_QADC_QASR1 (*(vuint16 *)(&__IPSBAR[0x190012]))
#define MCF5282_QADC_CCW(x) (*(vuint16 *)(&__IPSBAR[0x190200+((x)*2)]))
#define MCF5282_QADC_RJURR(x) (*(vuint16 *)(&__IPSBAR[0x190280+((x)*2)]))
#define MCF5282_QADC_LJSRR(x) (*(vuint16 *)(&__IPSBAR[0x190300+((x)*2)]))
#define MCF5282_QADC_LJURR(x) (*(vuint16 *)(&__IPSBAR[0x190380+((x)*2)]))
/* Bit level definitions and macros */
#define MCF5282_QADC_QADCMCR_QSTOP (0x8000)
#define MCF5282_QADC_QADCMCR_QDBG (0x4000)
#define MCF5282_QADC_QADCMCR_SUPV (0x0080)
#define MCF5282_QADC_PORTQA_PQA4 (0x10)
#define MCF5282_QADC_PORTQA_PQA3 (0x08)
#define MCF5282_QADC_PORTQA_PQA1 (0x02)
#define MCF5282_QADC_PORTQA_PQA0 (0x01)
#define MCF5282_QADC_PORTQA_AN56 (0x10)
#define MCF5282_QADC_PORTQA_AN55 (0x08)
#define MCF5282_QADC_PORTQA_ETRIG2 (0x10)
#define MCF5282_QADC_PORTQA_ETRIG1 (0x08)
#define MCF5282_QADC_PORTQA_AN53 (0x02)
#define MCF5282_QADC_PORTQA_AN52 (0x01)
#define MCF5282_QADC_PORTQA_MA1 (0x02)
#define MCF5282_QADC_PORTQA_MA0 (0x01)
#define MCF5282_QADC_PORTQB_PQB3 (0x08)
#define MCF5282_QADC_PORTQB_PQB2 (0x04)
#define MCF5282_QADC_PORTQB_PQB1 (0x02)
#define MCF5282_QADC_PORTQB_PQB0 (0x01)
#define MCF5282_QADC_PORTQB_AN3 (0x08)
#define MCF5282_QADC_PORTQB_AN2 (0x04)
#define MCF5282_QADC_PORTQB_AN1 (0x02)
#define MCF5282_QADC_PORTQB_AN0 (0x01)
#define MCF5282_QADC_PORTQB_ANZ (0x08)
#define MCF5282_QADC_PORTQB_ANY (0x04)
#define MCF5282_QADC_PORTQB_ANX (0x02)
#define MCF5282_QADC_PORTQB_ANW (0x01)
#define MCF5282_QADC_DDRQA_DDQA4 (0x10)
#define MCF5282_QADC_DDRQA_DDQA3 (0x08)
#define MCF5282_QADC_DDRQA_DDQA1 (0x02)
#define MCF5282_QADC_DDRQA_DDQA0 (0x01)
#define MCF5282_QADC_DDRQB_DDQB3 (0x08)
#define MCF5282_QADC_DDRQB_DDQB2 (0x04)
#define MCF5282_QADC_DDRQB_DDQB1 (0x02)
#define MCF5282_QADC_DDRQB_DDQB0 (0x01)
#define MCF5282_QADC_QACR0_MUX (0x8000)
#define MCF5282_QADC_QACR0_TRG (0x1000)
#define MCF5282_QADC_QACR0_QPR(x) (((x)&0x007F))
#define MCF5282_QADC_QACRx_CIE (0x8000)
#define MCF5282_QADC_QACRx_PIE (0x4000)
#define MCF5282_QADC_QACRx_SSE (0x2000)
#define MCF5282_QADC_QACRx_MQ(x) (((x)&0x001F)<<8)
#define MCF5282_QADC_QACRx_RESUME (0x0080)
#define MCF5282_QADC_QACRx_BQ(x) (((x)&0x007F))
#define MCF5282_QADC_QASR0_CF1 (0x8000)
#define MCF5282_QADC_QASR0_PF1 (0x4000)
#define MCF5282_QADC_QASR0_CF2 (0x2000)
#define MCF5282_QADC_QASR0_PF2 (0x1000)
#define MCF5282_QADC_QASR0_TOR1 (0x0800)
#define MCF5282_QADC_QASR0_TOR2 (0x0400)
#define MCF5282_QADC_CCW_P (0x0200)
#define MCF5282_QADC_CCW_BYP (0x0100)
#define MCF5282_QADC_CCW_IST(x) (((x)&0x0003)<<14)
#define MCF5282_QADC_CCW_CHAN(x) (((x)&0x003F))
/*********************************************************************
*
* General Purpose Timer (GPT) Module
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_GPTA_GPTIOS (*(vuint8 *)(&__IPSBAR[0x1A0000]))
#define MCF5282_GPTA_GPTCFORC (*(vuint8 *)(&__IPSBAR[0x1A0001]))
#define MCF5282_GPTA_GPTOC3M (*(vuint8 *)(&__IPSBAR[0x1A0002]))
#define MCF5282_GPTA_GPTOC3D (*(vuint8 *)(&__IPSBAR[0x1A0003]))
#define MCF5282_GPTA_GPTCNT (*(vuint16 *)(&__IPSBAR[0x1A0004]))
#define MCF5282_GPTA_GPTSCR1 (*(vuint8 *)(&__IPSBAR[0x1A0006]))
#define MCF5282_GPTA_GPTTOV (*(vuint8 *)(&__IPSBAR[0x1A0008]))
#define MCF5282_GPTA_GPTCTL1 (*(vuint8 *)(&__IPSBAR[0x1A0009]))
#define MCF5282_GPTA_GPTCTL2 (*(vuint8 *)(&__IPSBAR[0x1A000B]))
#define MCF5282_GPTA_GPTIE (*(vuint8 *)(&__IPSBAR[0x1A000C]))
#define MCF5282_GPTA_GPTSCR2 (*(vuint8 *)(&__IPSBAR[0x1A000D]))
#define MCF5282_GPTA_GPTFLG1 (*(vuint8 *)(&__IPSBAR[0x1A000E]))
#define MCF5282_GPTA_GPTFLG2 (*(vuint8 *)(&__IPSBAR[0x1A000F]))
#define MCF5282_GPTA_GPTC0 (*(vuint16 *)(&__IPSBAR[0x1A0010]))
#define MCF5282_GPTA_GPTC1 (*(vuint16 *)(&__IPSBAR[0x1A0012]))
#define MCF5282_GPTA_GPTC2 (*(vuint16 *)(&__IPSBAR[0x1A0014]))
#define MCF5282_GPTA_GPTC3 (*(vuint16 *)(&__IPSBAR[0x1A0016]))
#define MCF5282_GPTA_GPTPACTL (*(vuint8 *)(&__IPSBAR[0x1A0018]))
#define MCF5282_GPTA_GPTPAFLG (*(vuint8 *)(&__IPSBAR[0x1A0019]))
#define MCF5282_GPTA_GPTPACNT (*(vuint16 *)(&__IPSBAR[0x1A001A]))
#define MCF5282_GPTA_GPTPORT (*(vuint8 *)(&__IPSBAR[0x1A001D]))
#define MCF5282_GPTA_GPTDDR (*(vuint8 *)(&__IPSBAR[0x1A001E]))
#define MCF5282_GPTB_GPTIOS (*(vuint8 *)(&__IPSBAR[0x1B0000]))
#define MCF5282_GPTB_GPTCFORC (*(vuint8 *)(&__IPSBAR[0x1B0001]))
#define MCF5282_GPTB_GPTOC3M (*(vuint8 *)(&__IPSBAR[0x1B0002]))
#define MCF5282_GPTB_GPTOC3D (*(vuint8 *)(&__IPSBAR[0x1B0003]))
#define MCF5282_GPTB_GPTCNT (*(vuint16 *)(&__IPSBAR[0x1B0004]))
#define MCF5282_GPTB_GPTSCR1 (*(vuint8 *)(&__IPSBAR[0x1B0006]))
#define MCF5282_GPTB_GPTTOV (*(vuint8 *)(&__IPSBAR[0x1B0008]))
#define MCF5282_GPTB_GPTCTL1 (*(vuint8 *)(&__IPSBAR[0x1B0009]))
#define MCF5282_GPTB_GPTCTL2 (*(vuint8 *)(&__IPSBAR[0x1B000B]))
#define MCF5282_GPTB_GPTIE (*(vuint8 *)(&__IPSBAR[0x1B000C]))
#define MCF5282_GPTB_GPTSCR2 (*(vuint8 *)(&__IPSBAR[0x1B000D]))
#define MCF5282_GPTB_GPTFLG1 (*(vuint8 *)(&__IPSBAR[0x1B000E]))
#define MCF5282_GPTB_GPTFLG2 (*(vuint8 *)(&__IPSBAR[0x1B000F]))
#define MCF5282_GPTB_GPTC0 (*(vuint16 *)(&__IPSBAR[0x1B0010]))
#define MCF5282_GPTB_GPTC1 (*(vuint16 *)(&__IPSBAR[0x1B0012]))
#define MCF5282_GPTB_GPTC2 (*(vuint16 *)(&__IPSBAR[0x1B0014]))
#define MCF5282_GPTB_GPTC3 (*(vuint16 *)(&__IPSBAR[0x1B0016]))
#define MCF5282_GPTB_GPTPACTL (*(vuint8 *)(&__IPSBAR[0x1B0018]))
#define MCF5282_GPTB_GPTPAFLG (*(vuint8 *)(&__IPSBAR[0x1B0019]))
#define MCF5282_GPTB_GPTPACNT (*(vuint16 *)(&__IPSBAR[0x1B001A]))
#define MCF5282_GPTB_GPTPORT (*(vuint8 *)(&__IPSBAR[0x1B001D]))
#define MCF5282_GPTB_GPTDDR (*(vuint8 *)(&__IPSBAR[0x1B001E]))
/* Bit level definitions and macros */
#define MCF5282_GPT_GPTIOS_IOS3 (0x08)
#define MCF5282_GPT_GPTIOS_IOS2 (0x04)
#define MCF5282_GPT_GPTIOS_IOS1 (0x02)
#define MCF5282_GPT_GPTIOS_IOS0 (0x01)
#define MCF5282_GPT_GPTCFORC_FOC3 (0x08)
#define MCF5282_GPT_GPTCFORC_FOC2 (0x04)
#define MCF5282_GPT_GPTCFORC_FOC1 (0x02)
#define MCF5282_GPT_GPTCFORC_FOC0 (0x01)
#define MCF5282_GPT_GPTOC3M_OC3M3 (0x08)
#define MCF5282_GPT_GPTOC3M_OC3M2 (0x04)
#define MCF5282_GPT_GPTOC3M_OC3M1 (0x02)
#define MCF5282_GPT_GPTOC3M_OC3M0 (0x01)
#define MCF5282_GPT_GPTOC3M_OC3D(x) (((x)&0x04))
#define MCF5282_GPT_GPTSCR1_GPTEN (0x80)
#define MCF5282_GPT_GPTSCR1_TFFCA (0x10)
#define MCF5282_GPT_GPTTOV3 (0x08)
#define MCF5282_GPT_GPTTOV2 (0x04)
#define MCF5282_GPT_GPTTOV1 (0x02)
#define MCF5282_GPT_GPTTOV0 (0x01)
#define MCF5282_GPT_GPTCTL_OMOL3(x) (((x)&0x03)<<6)
#define MCF5282_GPT_GPTCTL_OMOL2(x) (((x)&0x03)<<4)
#define MCF5282_GPT_GPTCTL_OMOL1(x) (((x)&0x03)<<2)
#define MCF5282_GPT_GPTCTL_OMOL0(x) (((x)&0x03))
#define MCF5282_GPT_GPTCTL2_EDG3(x) (((x)&0x03)<<6)
#define MCF5282_GPT_GPTCTL2_EDG2(x) (((x)&0x03)<<4)
#define MCF5282_GPT_GPTCTL2_EDG1(x) (((x)&0x03)<<2)
#define MCF5282_GPT_GPTCTL2_EDG0(x) (((x)&0x03))
#define MCF5282_GPT_GPTIE_C3I (0x08)
#define MCF5282_GPT_GPTIE_C2I (0x04)
#define MCF5282_GPT_GPTIE_C1I (0x02)
#define MCF5282_GPT_GPTIE_C0I (0x01)
#define MCF5282_GPT_GPTSCR2_TOI (0x80)
#define MCF5282_GPT_GPTSCR2_PUPT (0x20)
#define MCF5282_GPT_GPTSCR2_RDPT (0x10)
#define MCF5282_GPT_GPTSCR2_TCRE (0x08)
#define MCF5282_GPT_GPTSCR2_PR(x) (((x)&0x07))
#define MCF5282_GPT_GPTFLG1_C3F (0x08)
#define MCF5282_GPT_GPTFLG1_C2F (0x04)
#define MCF5282_GPT_GPTFLG1_C1F (0x02)
#define MCF5282_GPT_GPTFLG1_C0F (0x01)
#define MCF5282_GPT_GPTFLG2_TOF (0x80)
#define MCF5282_GPT_GPTFLG2_C3F (0x08)
#define MCF5282_GPT_GPTFLG2_C2F (0x04)
#define MCF5282_GPT_GPTFLG2_C1F (0x02)
#define MCF5282_GPT_GPTFLG2_C0F (0x01)
#define MCF5282_GPT_GPTPACTL_PAE (0x40)
#define MCF5282_GPT_GPTPACTL_PAMOD (0x20)
#define MCF5282_GPT_GPTPACTL_PEDGE (0x10)
#define MCF5282_GPT_GPTPACTL_CLK_PACLK (0x04)
#define MCF5282_GPT_GPTPACTL_CLK_PACLK256 (0x08)
#define MCF5282_GPT_GPTPACTL_CLK_PACLK65536 (0x0C)
#define MCF5282_GPT_GPTPACTL_CLK(x) (((x)&0x03)<<2)
#define MCF5282_GPT_GPTPACTL_PAOVI (0x02)
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*
* FlexCAN Module
*
*********************************************************************/
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#define MCF5282_FLEXCAN_MBUF15_BYTE(x) (*(vuint8 *)(&__IPSBAR[(0x1C0176+(x))]))
#define MCF5282_FLEXCAN_MBUF_BYTE(x,y) (*(vuint8 *)(&__IPSBAR[((0x1C0086+(0x10*(x))+(y))]))
/* Bit level definitions and macros */
#define MCF5282_FLEXCAN_CANMCR_STOP (0x8000)
#define MCF5282_FLEXCAN_CANMCR_FRZ (0x4000)
#define MCF5282_FLEXCAN_CANMCR_HALT (0x1000)
#define MCF5282_FLEXCAN_CANMCR_NOTRDY (0x0800)
#define MCF5282_FLEXCAN_CANMCR_WAKEMSK (0x0400)
#define MCF5282_FLEXCAN_CANMCR_SOFTRST (0x0200)
#define MCF5282_FLEXCAN_CANMCR_FRZACK (0x0100)
#define MCF5282_FLEXCAN_CANMCR_SUPV (0x0080)
#define MCF5282_FLEXCAN_CANMCR_SELFWAKE (0x0040)
#define MCF5282_FLEXCAN_CANMCR_APS (0x0020)
#define MCF5282_FLEXCAN_CANCTRL0_BOFFMSK (0x80)
#define MCF5282_FLEXCAN_CANCTRL0_ERRMSK (0x40)
#define MCF5282_FLEXCAN_CANCTRL0_RXMODE (0x04)
#define MCF5282_FLEXCAN_CANCTRL0_TXMODE_CMOSPOS (0x00)
#define MCF5282_FLEXCAN_CANCTRL0_TXMODE_CMOSNEG (0x01)
#define MCF5282_FLEXCAN_CANCTRL0_TXMODE_OPENDRAIN (0x02)
#define MCF5282_FLEXCAN_CANCTRL1_SAMP (0x80)
#define MCF5282_FLEXCAN_CANCTRL1_TSYNC (0x20)
#define MCF5282_FLEXCAN_CANCTRL1_LBUF (0x10)
#define MCF5282_FLEXCAN_CANCTRL1_LOM (0x08)
#define MCF5282_FLEXCAN_CANCTRL1_PROPSEG(x) (((x)&0x07))
#define MCF5282_FLEXCAN_CANCTRL2_RJW(x) (((x)&0x03)<<6)
#define MCF5282_FLEXCAN_CANCTRL2_PSEG1(x) (((x)&0x07)<<3)
#define MCF5282_FLEXCAN_CANCTRL2_PSEG2(x) (((x)&0x07)<<0)
#define MCF5282_FLEXCAN_ESTAT_BITERR(x) (((x)&0x03)<<14)
#define MCF5282_FLEXCAN_ESTAT_ACKERR (0x2000)
#define MCF5282_FLEXCAN_ESTAT_CRCERR (0x1000)
#define MCF5282_FLEXCAN_ESTAT_FORMERR (0x0800)
#define MCF5282_FLEXCAN_ESTAT_STUFFERR (0x0400)
#define MCF5282_FLEXCAN_ESTAT_TXWARN (0x0200)
#define MCF5282_FLEXCAN_ESTAT_RXWARN (0x0100)
#define MCF5282_FLEXCAN_ESTAT_IDLE (0x0080)
#define MCF5282_FLEXCAN_ESTAT_TXRX (0x0040)
#define MCF5282_FLEXCAN_ESTAT_FCS(x) (((x)&0x03)<<4)
#define MCF5282_FLEXCAN_ESTAT_BOFFINT (0x0004)
#define MCF5282_FLEXCAN_ESTAT_ERRINT (0x0002)
#define MCF5282_FLEXCAN_ESTAT_WAKEINT (0x0001)
#define MCF5282_FLEXCAN_IMASK_BUF15M (0x8000)
#define MCF5282_FLEXCAN_IMASK_BUF14M (0x4000)
#define MCF5282_FLEXCAN_IMASK_BUF13M (0x2000)
#define MCF5282_FLEXCAN_IMASK_BUF12M (0x1000)
#define MCF5282_FLEXCAN_IMASK_BUF11M (0x0800)
#define MCF5282_FLEXCAN_IMASK_BUF10M (0x0400)
#define MCF5282_FLEXCAN_IMASK_BUF9M (0x0200)
#define MCF5282_FLEXCAN_IMASK_BUF8M (0x0100)
#define MCF5282_FLEXCAN_IMASK_BUF7M (0x0080)
#define MCF5282_FLEXCAN_IMASK_BUF6M (0x0040)
#define MCF5282_FLEXCAN_IMASK_BUF5M (0x0020)
#define MCF5282_FLEXCAN_IMASK_BUF4M (0x0010)
#define MCF5282_FLEXCAN_IMASK_BUF3M (0x0008)
#define MCF5282_FLEXCAN_IMASK_BUF2M (0x0004)
#define MCF5282_FLEXCAN_IMASK_BUF1M (0x0002)
#define MCF5282_FLEXCAN_IMASK_BUF0M (0x0001)
#define MCF5282_FLEXCAN_IFLAG_BUF15I (0x8000)
#define MCF5282_FLEXCAN_IFLAG_BUF14I (0x4000)
#define MCF5282_FLEXCAN_IFLAG_BUF13I (0x2000)
#define MCF5282_FLEXCAN_IFLAG_BUF12I (0x1000)
#define MCF5282_FLEXCAN_IFLAG_BUF11I (0x0800)
#define MCF5282_FLEXCAN_IFLAG_BUF10I (0x0400)
#define MCF5282_FLEXCAN_IFLAG_BUF9I (0x0200)
#define MCF5282_FLEXCAN_IFLAG_BUF8I (0x0100)
#define MCF5282_FLEXCAN_IFLAG_BUF7I (0x0080)
#define MCF5282_FLEXCAN_IFLAG_BUF6I (0x0040)
#define MCF5282_FLEXCAN_IFLAG_BUF5I (0x0020)
#define MCF5282_FLEXCAN_IFLAG_BUF4I (0x0010)
#define MCF5282_FLEXCAN_IFLAG_BUF3I (0x0008)
#define MCF5282_FLEXCAN_IFLAG_BUF2I (0x0004)
#define MCF5282_FLEXCAN_IFLAG_BUF1I (0x0002)
#define MCF5282_FLEXCAN_IFLAG_BUF0I (0x0001)
/*********************************************************************
*
* ColdFire Flash Module (CFM)
*
*********************************************************************/
/* Read/Write access macros for general use */
#define MCF5282_CFM_CFMMCR (*(vuint16 *)(&__IPSBAR[0x1D0000]))
#define MCF5282_CFM_CFMCLKD (*(vuint8 *)(&__IPSBAR[0x1D0002]))
#define MCF5282_CFM_CFMSEC (*(vuint32 *)(&__IPSBAR[0x1D0008]))
#define MCF5282_CFM_CFMPROT (*(vuint32 *)(&__IPSBAR[0x1D0010]))
#define MCF5282_CFM_CFMSACC (*(vuint32 *)(&__IPSBAR[0x1D0014]))
#define MCF5282_CFM_CFMDACC (*(vuint32 *)(&__IPSBAR[0x1D0018]))
#define MCF5282_CFM_CFMUSTAT (*(vuint8 *)(&__IPSBAR[0x1D0020]))
#define MCF5282_CFM_CFMCMD (*(vuint8 *)(&__IPSBAR[0x1D0024]))
#define MCF5282_CFM_CFMDISU (*(vuint16 *)(&__IPSBAR[0x1D0042]))
/* Bit level definitions and macros */
#define MCF5282_CFM_FLASHBAR_BA(a) ((a)&0xFFF8000)
#define MCF5282_CFM_FLASHBAR_WP (0x00000100)
#define MCF5282_CFM_FLASHBAR_CI (0x00000020)
#define MCF5282_CFM_FLASHBAR_SC (0x00000010)
#define MCF5282_CFM_FLASHBAR_SD (0x00000008)
#define MCF5282_CFM_FLASHBAR_UC (0x00000004)
#define MCF5282_CFM_FLASHBAR_UD (0x00000002)
#define MCF5282_CFM_FLASHBAR_V (0x00000001)
#define MCF5282_CFM_CFMMCR_LOCK (0x0400)
#define MCF5282_CFM_CFMMCR_PVIE (0x0200)
#define MCF5282_CFM_CFMMCR_AEIE (0x0100)
#define MCF5282_CFM_CFMMCR_CBEIE (0x0080)
#define MCF5282_CFM_CFMMCR_CCIE (0x0040)
#define MCF5282_CFM_CFMMCR_KEYACC (0x0020)
#define MCF5282_CFM_CFMCLKD_DIVLD (0x80)
#define MCF5282_CFM_CFMCLKD_PRDIV8 (0x40)
#define MCF5282_CFM_CFMCLKD_DIV(x) (((x)&0x3F))
#define MCF5282_CFM_CFMSEC_KEYEN (0x80000000)
#define MCF5282_CFM_CFMSEC_SECSTAT (0x40000000)
#define MCF5282_CFM_CFMSEC_SEC(x) (((x)&0xFFFF))
#define MCF5282_CFM_CFMUSTAT_CBEIF (0x80)
#define MCF5282_CFM_CFMUSTAT_CCIF (0x40)
#define MCF5282_CFM_CFMUSTAT_PVIOL (0x20)
#define MCF5282_CFM_CFMUSTAT_ACCERR (0x10)
#define MCF5282_CFM_CFMUSTAT_BLANK (0x04)
#define MCF5282_CFM_CFMCMD_CMD(x) (((x)&0x7F))
/********************************************************************/
#endif /* _CPU_MCF5282_H */
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